对便携式电子设备的需求增加导致需要发展尺寸进一步缩小的高效能逻辑器件。然而，当互补金属氧化物半导体（CMOS）晶体管中SiO₂栅介质的尺寸进一步缩小时，诸如栅极漏电流的问题会出现。将Si CMOS技术在低热预算前提下规模化生产的一类方法是采用具有高介电常数（κ）的材料作为栅介质，这种方法能降低单个晶体管的等效氧化层厚度（EOT）和工作电压（V_dd）。目前而言，最先进的Si金属氧化物半导体场效应晶体管（MOSFETs）（例如Intel开发的14nm FinFET结构）采用了厚度为2.6 nm的HfO₂栅介质，对应的EOT为0.9 nm。此外，低待机功率CMOS需要的临界栅极漏电流和界面态密度（D_it）分别为1.5 × 10⁻² A⁻¹ cm²和~1010cm⁻² eV⁻¹。

另一种在超小MOSFETs中减少栅极漏电流和与此相关的热耗散问题——短沟道效应（SCEs）的方法是减小沟道厚度。SCEs出现对应的特征沟道长度与下式有关：

其中t_ch(ε_ch) 和t_ox (ε_ox)分别为沟道、栅氧化物的厚度（介电常数），N为栅的个数。因此，2D半导体，特别是宽带隙的过渡金属硫族化合物（TMDs），已被广泛研究用作低功耗电子器件的沟道材料。然而，对于EOT为亚1 nm、栅极漏电流以及界面质量与Si CMOS等同的高κ栅介质，将其与2D材料集成仍具挑战性。这主要是因为介电材料在沉积到2D材料（一般无悬挂键）上时，会产生非均匀成核。

2D材料上进行的原子层沉积（ALD）通常通过在缺陷、边缘、杂质处的随机成核进行，最后形成多孔薄膜。过去十年，为了实现高κ氧化物在2D材料上的均匀沉积，许多界面活化层和处理过程相继出现，例如基于氧化金属层，有机分子，BN，臭氧，轻度等离子体处理，电子束刻蚀等的工艺。然而，这些方法都有其特定的不足。例如，广泛使用的金属氧化过程遗留了蒸镀金属薄膜过程中的较大粗糙度，也存在高能金属离子带来的损伤。采用臭氧、等离子体、电子刻蚀的过程也涉及高能和高反应性的物质，这些都可能引入缺陷和界面态。

采用分子晶种层的方法则难以在整个器件区域实现无缺陷和精准厚度控制。剥离的BN被证明是2D材料的理想栅介质，但其较低的介电常数导致其栅极漏电流远高于国际半导体技术蓝图（国际半导体技术蓝图）所立标准；此外，其对准转移过程也难以量产。对于基于石墨烯和TMDs的晶体管而言，至今所报道的最小EOTs值分别为1.3和2.5 nm。另外，研究也报道了一种栅介质转移策略，用于将高质量栅介质集成到2D材料，但这个方法通常涉及不常用的软光刻技术，与现有的半导体制造工艺尚未兼容。

对于低功率逻辑应用而言，2D材料上的界面缓冲层必须满足严格的标准。首先，界面层的厚度必须接近单层极限（ML），因为更大的厚度值将降低栅电容，使得EOT值不太可能接近1 nm。其次，界面层必须在纳米尺度上紧密堆积、在微米尺度上具有均匀性，以避免栅介质上出现小孔。第三，界面缓冲层与2D材料之前的相互作用应是非共价型，以维持2D材料和界面的本征性质。最后，相关工艺必须强稳、可规模化，以实现大面积CVD薄膜。

基于以上考虑，南京大学王欣然教授联合王鹏教授开发了一种将超薄高κ介电层集成到石墨烯、BN以及TMDs上的技术。

图1. 超薄高k值氧化物在2D材料上的沉积。

本文要点

1. 该方法采用3,4,9,10-苝四酸二酐（PTCDA）分子晶体作为ALD制备介电层的晶种层，其中PTCDA非共价结合于2D材料。通过自限外延生长，分子晶体的厚度可以减小到单层极限（~0.3 nm）。

图2. 栅叠层的STEM表征

2. 利用该技术，作者在不牺牲介电性能的前提下，在石墨烯和MoS₂上实现了1nm 的EOT值（t_ox=1.45 nm）。PTCDA/HfO₂栅介质表现出低栅极漏电流(J<10⁻²A⁻¹ cm²)和高击穿电场(E_bd =16.5 MV cm⁻¹)（对应1 nm EOT）。这些性能达到ITRS对于低功率器件的要求。

图3. 石墨烯FETs上的介电性质。

图4. 低功耗 TMD CMOS

3. 在此基础上，作者组装了顶栅MoS₂ FETs，其D_it值较小。EOT和D_it较小进一步使得MoS₂/WSe₂ CMOS晶体管的V_dd变小，达到目前最先进的Si CMOS的水平；开关比超过10⁶，亚阈值摆幅分别为60 和67 mV dec^-1。进一步，作者制造了20-nm沟道的MoS₂晶体管，其开关比超过10⁷，亚阈值摆幅为77 mV dec^-1。最后，作者将ML PTCDA/HfO₂生长于CVD制备的大面积MoS₂薄膜上，采用自上而下工艺制备了晶体管阵列，后者具有很好的产率和重复性。

图5. 短沟道MoS₂ FETs

展望

基于本文工作，作者提出了以下展望：

1. 采用ε_ox值更大的氧化物，例如ZrO₂ (ε_ox= 35)，可能在t_ox=1.5 nm实现0.77 nm的EOT。但要注意，在保持厚度和均匀性不变的条件下，若要实现更小的EOT值，需要介电常数k更大的晶种层。

2. 为实现高性能集成电路，需要更洁净的CVD生长技术，转移工艺，以及制造过程，以使表面杂质最少。

图6. 其他技术对应的击穿和漏电流性能方面的纪录

参考文献：

Li, W., Zhou, J., Cai,S. et al. Uniform and ultrathin high-κ gate dielectrics for two-dimensionalelectronic devices. Nat Electron (2019) doi:10.1038/s41928-019-0334-y

https://www.nature.com/articles/s41928-019-0334-y